2025 年底，台积电刚刚完成了 2 纳米环栅（GAA）晶体管的架构革新——这是自 2011 年 FinFET 问世以来晶体管结构最重大的变革。我们对此里程碑事件进行了广泛报道，实至名归。每片晶圆的生产设备密集度将增加 30% 至 50% ，这将推动一个持续多年的资本支出周期，SEMI 预测到 2027 年互联网股票配资，该周期将达到 1560 亿美元。
相关报道指出，台积电表示，2 纳米技术已如期于 2025 年第四季开始量产。 N2 技术采用第一代纳米片 ( Nanosheet ) 电晶体技术，提供全制程节点的效能及功耗进步，并发展低阻值重置导线层与超高效能金属层间电容以持续进行 2 纳米制程技术效能提升。
台积电指出，N2 技术将成为业界在密度和能源效率上最为先进的半导体技术，N2 技术采用领先的纳米片电晶体结构，将提供全制程节点的效能及功耗的进步，以满足节能运算日益增加的需求。 N2 及其衍生技术将因我们持续强化的策略，进一步扩大台积电的技术领先优势。
与 3 纳米的 N3E 制程相比，在相同功耗下台积电 2 纳米速度增加 10% 至 15%；在相同速度下，功耗降低 25% 至 30%，同时芯片密度增加大于 15%。台积电也将推出 N2P 制程技术做为 2 纳米家族的延伸，计划 2026 年下半年量产，支持智慧型手机和高效能运算应用。
台积电 2 纳米在高雄厂、新竹厂同步展开，而高雄厂为 2 纳米生产的重中之重。台积电规划在高雄建置 5 座 2 纳米晶圆厂，总投资金额逾 1.5 万亿新台币，P1 厂已于 2025 年底量产，P2 厂预计 2026 年第二季量产，创造 7,000 个高科技职缺，带动高雄产业转型与升级。
报道同时指出，受惠 AI 需求大爆发，今年 2 纳米制程将大发威，半导体业新传出，今年 2 纳米量产最大月产能将高达 14 万片，比市场预估的 10 万片更多，创新制程量产一年就达海量，直逼 3 纳米今年将放大到 16 万片，显见需求热络，3 纳米制程量产超过三年，目前也呈现供不应求热况。
但大多数报道都忽略了一点：真正的瓶颈不再是晶体管密度，而是先进的封装技术。
英伟达占据了台积电 CoWoS-L 芯片产能的 70% 以上。博通旗下的超大规模数据中心巨头——谷歌、苹果、Meta、Anthropic、OpenAI、字节跳动——则争夺剩余的产能。即便拥有世界上最先进的 2nm 计算芯片，如果无法将其与 HBM 内存封装在 CoWoS 中介层上，它们也只不过是昂贵的库存积压芯片而已。
GAA 转型和 CoWoS 之争是同一枚硬币的两面。理解这两者对于在这个周期中定位至关重要。
让我们深入探讨一下。
GAA 转型，至关重要
对于任何研究过器件物理的人来说，FinFET 的尺寸缩放问题是可以预见的。FinFET 实现了三栅极控制——将栅极环绕在垂直硅鳍的三个侧面。在 7nm 和 5nm 工艺下，这种方法效果极佳。但当栅极长度小于 5nm 时，计算结果就会出现灾难性的偏差。
罪魁祸首是漏极感应势垒降低（DIBL：drain-induced barrier lowering）。随着沟道尺寸的缩小，漏极的电场会更深入地渗透到沟道区域，从而降低阻止电流在"关断"状态下流动的势垒。在 5nm 以下，DIBL 超过 100mV/V ——这意味着晶体管在应该处于关断状态时会像筛子一样漏电。亚阈值摆幅也会从理想的 60mV/decade 下降到 70-90mV/decade。
我记得光子学领域也遇到过类似的扩展瓶颈——到了某个阶段，你面对的不再是工程问题，而是热力学问题。在 Deco Lighting 公司，我们最终意识到，触及物理极限意味着需要重新思考架构，而不仅仅是优化现有方法。
GAA 纳米片通过将栅极包裹在水平堆叠的硅带的四个侧面来解决这个问题。TCAD 仿真表明，与同等尺寸的 FinFET 相比， DIBL 降低了 65-83% 。这并非渐进式改进，而是静电控制方面的一次飞跃式提升。
FinFET 与 GAA 纳米片横截面对比图
台积电的 N2 方案采用堆叠 3-4 层硅纳米片，每层厚度约为 5nm，宽度为 10-50nm，层间距为 7-15nm。与三栅极结构相比，GAA 的"自然长度"（决定静电完整性的自然长度）大约缩短了 30% ，这正是该架构能够持续微缩的原因。
从设计灵活性的角度来看，最令我兴奋的是台积电的" NanoFlex "技术。同一芯片上可变宽度的纳米片突破了 FinFET 设计中量化宽度的限制。在同一芯片上，可以采用窄纳米片实现低功耗核心，也可以采用宽纳米片实现高性能核心。这才是真正的架构自由。
纳米片之后的路线图很明确：叉状片（预计在 2028 年左右）在 n/p 器件之间引入介电壁以实现更小的间距，然后 CFET （预计在 2032 年左右）将 nMOS 直接垂直堆叠在 pMOS 上。
GAA 转型引入了 4-5 个全新的工艺模块，使制造流程延长了约 20%。而这些步骤中的每一个都需要专用设备。
硅 / 硅锗超晶格外延：构建交替排列的牺牲硅锗层和硅沟道层，并实现纳米级厚度控制。这是应用材料公司凭借其 Centura Prime Epi 平台所擅长的领域。
内间隔层形成：这是最复杂的新模块。首先通过横向各向同性刻蚀形成 SiGe 层凹槽，然后采用保形 LPCVD 沉积介电层，最后进行精确刻蚀回刻，形成 9-10nm 的内间隔层。月牙形间隔层轮廓可能导致 TDDB 可靠性失效。
纳米片释放蚀刻：在保留硅沟道的同时选择性地去除 SiGe 需要大于 100:1 的选择性。据行业分析师估计，Lam 在 5nm 以下选择性蚀刻领域占据约 80% 的市场份额。他们的 Selis 和 Prevos 平台几乎是不可替代的。
替代金属栅极：将高介电常数和高功函数金属沉积到悬浮薄片之间的空间中，将原子层沉积（ALD）技术推向了极限。应用材料公司的 IMS 平台比竞争对手的产品实现了约 1.5 埃的等效氧化层厚度优势。
计量技术爆炸式增长： KLA 报告称，与 FinFET 相比，GAA 驱动高端薄膜计量层增加 30% ，关键检测层增加 50% 。
应用材料公司直接量化了这一点：每 10 万片晶圆 / 月开工的设备收入，加上 GAA 和背面供电，从约 60 亿美元增长到 70 亿美元。这是与产量无关的结构性需求增长。
CoWoS 才是真正的制约因素
大多数半导体行业报道都忽略了一个关键信息：先进封装能力（而非晶体管密度）已成为制约人工智能芯片领先地位的关键因素。
你可以拥有世界上最先进的 2nm 计算芯片，但如果不能将它们与 HBM 内存封装在 CoWoS 中介层中，它们就只是昂贵的库存硅片而已。
让我来解释一下为什么先进的封装会成为瓶颈——这是大多数产品都忽略的"基础"部分。
光罩面积限制问题：单次极紫外光刻曝光只能在约 858 平方毫米的面积上进行图案化（"光罩面积限制"）。NVIDIA 的 GB100 芯片面积已达 814 平方毫米——基本达到极限。要构建更大的系统，必须将多个芯片连接在一起。这就是封装技术。
中介层挑战：CoWoS 将多个芯片放置在硅或有机中介层上，从而实现芯片间的超高密度布线。最初的 CoWoS-S 采用单片硅中介层，但硅在超过光罩尺寸的约 3.3 倍（约 2700 平方毫米）后会变得脆弱且易变形。因此，台积电开发了 CoWoS-L。
热膨胀系数不匹配的噩梦：不同材料受热膨胀系数不同。当 GPU 芯片（硅）、LSI 桥接芯片（硅）、有机中介层（聚合物）和基板（层压板）粘合在一起，并在 1400W 功率下运行系统时，热膨胀系数不匹配会导致翘曲、开裂和连接故障。这正是 Blackwell 处理器推迟到 2024 年第三季度至第四季度发布的原因。
HBM 集成复杂度：每个 HBM3e 堆叠包含 8-12 个 DRAM 芯片，这些芯片通过数千个硅通孔 ( TSV ) 连接，并以 20-30 微米间距的微凸点进行键合。预计于 2026 年推出的 HBM4 将微凸点间距缩小至 10 微米，并采用 2048 位接口。良率计算极其苛刻——数千个连接中只要有一个不良连接，整个封装就会报废。
台积电 CEO 魏哲家证实："供应仍然非常紧张，这种情况可能会持续到 2025 年，我希望 2026 年情况能够有所缓解。"
尽管 2024 年和 2025 年产能都翻了一番，但需求仍然超过供应。
价格说明了一切：先进封装的平均售价每年增长 10-20% ，而逻辑晶圆的平均售价仅增长 5%。台积电的封装业务目前约占其营收的 7-9% ，利润率接近公司平均水平（毛利率约为 53%）。
摩根士丹利的详细分析揭示了资产配置层级：
NVIDIA 预计在 CoWoS-L （Blackwell 双芯片设计所需的变体）中拥有 70% 以上的份额，这创造了结构优势，但如果台积电决定多元化发展，也会带来集中风险。
不过，从台湾媒体最新的报道可以看到，由于云端 AI 引领 GPU/ASIC 需求上升， CoWoS（Chip-on-Wafer-on-Substrate） 先进封装供不应求状况加剧。为满足强劲的 AI 芯片需求，台积电正加速扩充 CoWoS 产能。
1、产能大幅上修：国内法人已上修台积电 2026 年底 CoWoS 产能预估 14%，达到 125Kwpm（千片 / 月），且预计 2027 年底将进一步提升至 170Kwpm。
2、多元化发展与技术布局：台积电的先进封装技术正朝向多元化发展，除了 CoWoS 的强劲需求外，SoIC（System-on-Integrated-Chips） 技术已获得 AMD MI300 等产品应用，NVIDIA、Broadcom 也预计在 2027 年后导入。此外，苹果的 A20 芯片预计将导入 WMCM（Wafer-level Multi-Chip Module），用于 iPhone 18/ 折叠手机。
3、新技术研发：台积电正在开发 CoPoS（Chip-on-Package-on-Substrate） 技术，预计在 2027 年后导入 AI/HPC 相关芯片，目的在提升封装面积利用率、生产效率并降低成本。
据报道，台积电的先进封装厂区广泛分布，包括龙潭（AP3）、台中（AP5）、竹南（AP6）、嘉义（AP7）、台南（AP8）等。其中，AP8 的扩产加速主要用于满足 CoWoS-L 的需求，而嘉义的 AP7 则专注于 SoIC 和 WMCM。在美国亚利桑那州（Arizona）的 AP9 和 AP10 厂区，未来规划亦将包含 CoWoS、SoIC 及 CoPoS 技术。
芯片巨头们转型带来的挑战
NVIDIA 的制程路线图显示，其战略重点在于电源传输而非芯片密度。据报道，NVIDIA 并非采用台积电的 N2 基础制程，而是成为 A16 制程的首家（也是最初唯一一家）客户。A16 是台积电的 1.6nm 制程节点，采用 Super Power Rail 背面供电设计。
了解了功耗问题后，这一切就说得通了。Blackwell Ultra 的 TDP 为 1400W ，而 Rubin 的目标功耗预计为 2300W 。在这样的功耗水平下，正面供电会产生无法接受的 IR 压降。A16 的超级电源轨将供电转移到了晶圆背面。
当所有人都在关注英伟达时，博通已悄然打造了一个价值约 600 亿至 900 亿美元的定制 AI 加速器市场。该公司首席执行官陈福阳表示，这一市场最初仅由三家超大规模数据中心客户支撑，目前已有更多客户正在开发中。
博通在定制人工智能加速器市场占据约 70% 的市场份额，2024 财年人工智能收入达到 122 亿美元（同比增长 220%）。
超大规模数据中心的转型已成定局。每家大型人工智能公司都在通过定制芯片来规避对英伟达的依赖——而博通则是他们首选的设计合作伙伴。
根据《巴隆周刊》（Barron's）与其他外媒报导，随着 AI 应用从模型训练快速转向大规模推理运算，全球芯片业在 2026 年迎来新一轮关键竞争期。各大芯片厂纷纷推出新一代 AI 硬件，力拼效能、能耗与成本优势，长期由英伟达主导的市场版图，正面临前所未有的挑战。超微、博通与英特尔同步加码布局，使 AI 芯片市场正式进入"四强争霸"时代。
眼前英伟达的市场龙头地位仍旧相当稳固。今年市场焦点落在英伟达即将全面推进的 Vera Rubin 架构。该平台结合新一代 Rubin GPU 并采用安谋架构的 Vera CPU，主打超大上下文处理能力，特别针对影片生成、复杂程式码与即时 AI 服务等推理需求设计。英伟达另透过高达 200 亿美元的 Groq 授权交易，补强低延迟推理技术，强化在即时 AI 市场的护城河。
相较之下，超微今年的策略重点放在"开放标准"。超微即将部署的 Helios 机架级 AI 架构，可在单一机架中整合 72 颗 MI450 系列 GPU，并采用与 Meta 共同开发的" Open Rack Wide "开放标准，吸引希望降低供应商绑定风险的云端业者。甲骨文已承诺大规模采用 Helios，而 OpenAI 也被视为重要早期客户。若 Helios 在效能与能耗上能逼近英伟达，同时保有架构弹性，超微有机会在数据中心市占率上取得实质突破。
博通则走出不同路线，专注于客制化 AI 芯片。博通为 Google 打造的 TPU 已证明此模式可行，今年更将服务扩展至 Anthropic 等外部客户，相关订单规模高达数百亿美元。
博通主打较低的总体持有成本，成为训练兆级参数模型的替代选项。不过，随着博通 AI 业务占营收比重提高，市场也关注其毛利率是否承压。
英特尔也试图重返 AI 战场，计划在今年推出名为" Crescent Island "的数据中心 AI GPU，强调能源效率与推理效能，锁定"每美元效能"作为差异化卖点。该芯片搭载 160GB 较低速记忆体，并延续消费型 GPU 的设计思路，显示英特尔暂不正面与英伟达、超微的高阶 HBM 方案硬碰硬，而是试图从成本与能耗上切入。
整体而言，今年 AI 芯片竞争已从"算力比拼"转向"效率、成本与架构选择"的综合战。
在我们看来，这些巨头的争夺战背后，台积电是最大的赢家。他们在产能上面临的挑战也将前所未见。
写在最后
FinFET 向 GAA 的转变标志着半导体制造复杂性的一次代际转折。每片晶圆启动时，设备强度增加 30-50%，从而带来与单片产量无关的结构性需求增长。
但真正的洞见是：CoWoS 容量，而不是晶体管密度，决定了人工智能半导体领域的赢家。
NVIDIA 预计将获得超过 70% 的 CoWoS-L 配额，这为其带来了结构性优势。博通的超大规模数据中心帝国——如今包括谷歌、苹果、Meta、Anthropic、OpenAI 和字节跳动——则占据了剩余份额。GAA 的过渡对设备投资者至关重要，但台湾各地正在建设的先进封装工厂将决定谁能真正大规模出货 AI 芯片。
然而，Blackwell 在 2024 年第三季度至第四季度的延期交付源于 CoWoS-L 良率问题（CTE 不匹配）。随着封装复杂性的增加，未来的架构将面临类似的风险。但台积电正在通过其路线图，给大家带来更多保障。
此外，由于台积电 CoWoS 产能吃紧，且 CSP（云端服务供应商）考量分散业务风险，委外封测代工（OSAT） 业者正成为此波 AI 封测需求扩张的第二波成长动能。据介绍，OSAT 端的 CoWoS 扩产将在 2026 年进入成长加速期。例如，日月光投控的先进封装产能预计将由 2025 年底的 5 Kwpm，快速成长至 2026 年底的 20 Kwpm。
此外，为优化 AI 芯片的整体拥有成本，并应对芯片尺寸不断增长的趋势，OSAT 业者正积极发展面板级封装。由于圆形中介层在尺寸超过 9.5x 光罩大小时经济效益大幅缩减，OSAT 厂商倾向采用大尺寸面板封装方案互联网股票配资，以追求生产效益最大化，此趋势将带来优越的成本效益比。
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